طراحی و پیاده سازی روشی برای کاهش و فشرده سازی مکانی داده در سیستم های ثبت عصبی قابل کاشت در بدن

یک پردازشگر 32 کاناله با هدف فشرده سازی سیگنال در ریزسیستم های قابل کاشت در بدن بر اساس کاهش افزونگی مکانی داده طراحی، پیاده سازی و تست شده است. تاکنون روش های حذف همبستگی موجود به سبب محدودیت های ریزسیستم های قابل کاشت از لحاظ مساحت و توان، قابل پیاده سازی در این نوع سیستم ها نبودند. روش پیشنهادشده در این پایان نامه بر اساس روش سفیدکنندگی می باشد. با استفاده از یک ماتریس جایگزین ( که تا حد زیادی بیانگر معیاری از شباهت سیگنال ها است.) به جای ماتریس همبستگی (در مقایسه با روش مرسوم) به بهای اندکی کاهش قدرت سفیدکنندگی، پیاده سازی روش سفیدکنندگی امکان پذیر می شود. روش پیشنهادی جهت محاسبه ماتریس جایگزین نیاز به عمل ضرب نداشته و تنها از عملگرهای ساده قدرمطلق و جمع با پیاده سازی سخت افزاری بسیار ساده تر استفاده می کند. بر اساس روش پیشنهادی، واحد پردازش یک سیستم 32 کاناله ثبت عصبی با فرکانس نمونه برداری 20khz طراحی شد. در پردازشگری با این مشخصات اگر هر دو کانال مجاور با هم سفید شوند، برای محاسبه ماتریس همبستگی 960000 عمل ضرب در ثانیه انجام می گیرد که با استفاده از روش ارائه شده عملگرهای ساده قدر مطلق و جمع استفاده می شود. برای پیاده سازی سخت افزاری روش فشرده سازی پیشنهاد شده، روش جدیدی نیز جهت برش بردارهای ویژه به منظور افزایش دقت داده ارسالی از داخل بدن به بیرون در عین جلوگیری از افزایش حجم داده ها ارائه شده، که در این کاربردها از اهمیت به سزایی برخوردار است. کارایی روش پیشنهادشده در دو وضعیت ارسال فقط اسپایک و ارسال کل سیگنال با تحلیل ریاضی، شبیه سازی، پیاده سازی و نتایج آزمایشگاهی مورد ارزیابی قرارگرفته است. نرخ فشرده سازی روش با ارسال کل سیگنال 2/22 بوده که قابلیت افزایش تا 4 را دارد. در صورت ارسال فقط اسپایک، نرخ فشرده سازی می تواند به ازای rms خطای پایین 2.14% تا 231 افزایش یابد. برای طراحی سخت افزاری از زبان توصیف سخت افزار vhdl در محیط نرم افزار xilinx ise استفاده شده است. رسم جانمایی با استفاده از خروجی نرم افزار xilinx ise در نرم افزار cadance soc encounter با تکنولوژی 0.18-µm standard n-well cmos انجام شده است. هسته اصلی پردازشگر و هسته اصلی به همراه بخش قالب بندی داده به ترتیب مساحتی برابر با 0.3mm2 و 0.420mm2 اشغال می کنند. مصرف توان در نرم افزار design synopsys compiler محاسبه گردید. مصرف توان هسته اصلی پردازشگر در فرکانس کاری 1.28mhz و تغذیه 1.8v برابر با 238?w است. هسته اصلی پردازشگر همراه بخش قالب بندی توان مصرفی برابر با 318?w دارند. برای انجام آزمایش های عملی پردازشگر سیگنال طراحی شده روی xcs200 از خانواده ی fpga های xilinx spartan-ll با موفقیت پیاده سازی و تست شده است. برای شبیه سازی و آزمایش های عملی نیز از داده های طبیعی و سنتز شده استفاده شده است.